Postdoc (H/F) : Environnements d'exécution RISC-V sécurisés par le matériel

CNRS • Contract • Bretagne • 3w ago

Vos missions en quelques mots

Missions :
Même si les TEE apportent une couche de sécurité à un système embarqué, certains travaux ont démontré qu'ils peuvent encore laisser échapper des informations. Les TEE basés sur RISC-V, tels que Keystone et Penglai, ont leurs définitions principalement basés sur des configurations PMP. Nous voulons étudier comment le processeur lui-même peut être mis à niveau avec des mécanismes matériels pour améliorer la sécurité du TEE contre les attaques de canaux secondaires microarchitecturaux non physiques tels que attaques électromagnétiques ou laser. Dans le cadre de ce poste de post-doctorant, nous aimerions étudier comment nous pouvons proposer des extensions matérielles à pour fournir des services supplémentaires aux TEE RISC-V qui iraient au-delà des solutions décrites dans les études existantes.
Etant donné la nature des travaux à effectuer, la personne recrutée pourra être amenée à collaborer avec d'autres chercheurs sur le site d'accueil.
Activités :
- Etudier quels TEEs pour RISC-V peuvent être agrémentés de mécanismes de protection matériels.
- Etudier l'implémentation des mécanismes identifiés précédemment dans un processeur RISC-V tel que ceux proposés par l'OpenHwGroup (CV32E40P ou CVA6).
- Evaluer la sécurité et la performance des mécanismes implémentés.
Contexte de travail :
Poste ouvert pour une durée initiale de 12 mois. Selon les résultats, le poste pourra être étendu jusqu'à 12 mois supplémentaires.

Le postdoctorant effectuera ses travaux au sein de l'équipe ARCAD du laboratoire Lab-STICC. L'équipe encadrante est située à l'ENSTA à Brest.

Profil recherché

Competences :
- Connaissance d'un ou plusieurs langages de description matérielle.
- Expérience du langage C bas-niveau. Des connaissances en assembleur sont un plus.
- Connaissances en architecture des processeurs.
Contraintes et risques :
Pas de risques liés au poste décrit dans cette offre.